自主研發(fā)的可尋址測試芯片設計方案
當集成電路工藝發(fā)展到納米級工藝后，對測試樣本的密度和晶圓成本面積有了更嚴苛的要求。傳統(tǒng)測試芯片因占用面積大，在測量樣本量和成本控制兩個方面已經(jīng)滿足不了工藝的需求。
廣立微根據(jù)自身技術(shù)優(yōu)勢和經(jīng)驗研發(fā)設計了一系列可尋址測試芯片，通過尋址電路可以提升芯片密度5X~20X，并且保證高精度設計。該系列測試芯片在多個工藝節(jié)點得到設計驗證，也實際滿足了工藝產(chǎn)品開發(fā)和制造過程監(jiān)控的需求，為集成電路納米級工藝研發(fā)提供有力的成品率提升支持。
