自主研發(fā)的可尋址測(cè)試芯片設(shè)計(jì)方案
當(dāng)集成電路工藝發(fā)展到納米級(jí)工藝后，對(duì)測(cè)試樣本的密度和晶圓成本面積有了更嚴(yán)苛的要求。傳統(tǒng)測(cè)試芯片因占用面積大，在測(cè)量樣本量和成本控制兩個(gè)方面已經(jīng)滿足不了工藝的需求。
廣立微根據(jù)自身技術(shù)優(yōu)勢(shì)和經(jīng)驗(yàn)研發(fā)設(shè)計(jì)了一系列可尋址測(cè)試芯片，通過(guò)尋址電路可以提升芯片密度5X~20X，并且保證高精度設(shè)計(jì)。該系列測(cè)試芯片在多個(gè)工藝節(jié)點(diǎn)得到設(shè)計(jì)驗(yàn)證，也實(shí)際滿足了工藝產(chǎn)品開(kāi)發(fā)和制造過(guò)程監(jiān)控的需求，為集成電路納米級(jí)工藝研發(fā)提供有力的成品率提升支持。
